1、always@前面的内容是敏感变量，always@(*)上面的敏感变量是*，也就是说敏感变量是合成器根据always上面的输入变量手动添加的，即所有变量都是敏感列表时序逻辑与组合逻辑区别，不需要自己添加。 考虑。 2、如果没有@，则只有满足特定条件才会执行，但执行一次后会立即执行下一次，并且一直重复执行。 例如，在测试平台上形成的50Mhz时钟（假设时间尺度为1ns）可以写为
always#25 CLK_50Mhz = ～CLK_50Mhz;通常always@(*)表示上面这句话是组合逻辑。 *替换敏感变量。
通常顺序逻辑写为
always@(posedge clk or negedge rst)Always块中的代码在时钟信号clk的上升沿或复位信号rst的上升沿执行。
allocate用于描述组合逻辑always@（敏感波列表）用于描述时序逻辑敏感波上升沿pondge、增长沿negedge或电平敏感波列表可以包含多个敏感波，但不能同时包含电平敏感波时间波和边沿敏感波不能同时包含同一信号的上升沿和增长沿。 两个波可以合并为一个电平敏感波。 在新的verilog2001中，可以使用“，”和“或”来分隔敏感信号。 可用“*”代表所有输入信号，可避免遗漏。 合法的写法：
always@*always@ (posedge clk1,negedge clk2)always@ (a orb)`timescale 100ns/100ns //定义仿真基本周期为100nsalways#1 clk=~clk //#1代表一个仿真周期即100ns
所有的assign和always块都是并行发生的！并行块和顺序块即将并行执行的语句写在
fork//语句并行执行join
将要顺序执行的语句写在
begin//语句顺序执行end
并行块和顺序块都可以写在initial或always@后面，这意味着块中写的句子是顺序逻辑。 分配后无法添加块。 要实现组合逻辑，指定组合逻辑只能逐字使用。 如果不考虑门延迟的话，其实可以理解为瞬时执行，所以并行和顺序没有区别。 并行和顺序是针对顺序逻辑的。 值得注意的是，所有计时块都是并行执行的。 初始块仅在信号进入模块后执行一次，而始终块由敏感风暴作为中断触发。
2：分配组合逻辑和always@(*)组合逻辑。 Verilog描述了两种常用的组合逻辑：赋值形参语句和always@(*)语句。 两者的区别是： 1、形参赋值的信号定义为wire类型时序逻辑与组合逻辑区别，而always@(*)结构块下的信号定义为reg类型。 值得注意的是，这里的reg并不是真正的触发器，只有将敏感列表写成上升沿触发，才会被合成为触发器，才会具备触发器的特性在模拟过程中。 2.另一个区别是更微妙的区别：举一个反例，
wirea;regb;assign a = 1'b0;always@(*)b = 1'b0;
在这些情况下，a 在模拟过程中通常为 0，b 将处于不稳定状态。 为什么是这样？ Verilog规定always@(*)中的*表示always块中所有输入信号的变化都是敏感列表，即仿真时只有always@(*)块中的输入信号发生变化时，中的描述block只有b的信号才会引起变化，这些写法如always@(*)b=1'b0; 因为1'b0仍然没有改变，所以b的信号状态仍然没有改变，因为b是组合逻辑输出，所以复位时没有明确的值（不确定状态），并且由于没有敏感信号变化在always@(*)块中，b的信号状态仍然保持在不确定状态。 其实这句话的综合结果可能和assign是一样的（我没试过），而功能模拟时却有很大不同。